Quartus Prime基本使用方法

• • 前言
  • 1. 电路图
  • 2.VHDL/Verilog HDL语言
  • 3.自底向上（语言+原理图）
  • 4.两种仿真方式

前言

Quartus常用的几种设计方法，电路图、直接使用语言或者两者结合的方法，本文简要介绍三种方法及可能出现的问题以及两种仿真方式。

1. 电路图

这种方式适合门级电路，搭建简易的电路模块。

1. 首先新建Block Diagram/Schematic File
   2. 打开新创建的.bdf文件。双击空白处课添加所需门单元以及更大的电路单元。
   3. 电路搭建成功后，编译即可。

2.VHDL/Verilog HDL语言

1. 同上，新建VHDL/Verilog HDL文件
2. 写相关代码，编译即可

3.自底向上（语言+原理图）

1. 注意：顶层实体名需要与bdf的命名相同
2. 用VHDL/Verilog HDL语言编写不同的电路单元，生成符号文件。
3. 新建bdf文件，双击，在project中可以发现刚刚创建的电路单元。
   4. 将电路单元连线后即可编译。

4.两种仿真方式

1. 直接用Quartus中的仿真

• 创建University Program VWF文件
  

• 打开创建的波形文件，在空白处双击，添加所需观察的节点
  

• 点击node Finder，通过list可以显示电路节点
  

• 将寻找到的节点移入选择的节点中，点击OK确认
  

• 点击OK确认
  

• 显示波形文件
  

• 通过菜单栏快捷按钮，可置0，置1，设置时钟，选择功能仿真或者时序仿真，出现仿真波形。
  

• 可能出现的错误
  1 文件路径错误Error (199014): Vector source file F:/quartuslite/Waveform2.vwf specified with --testbench_vector_input_file option does not exist
  Error: Quartus Prime EDA Netlist Writer was unsuccessful. 1 error, 1 warning
  Error: Peak virtual memory: 4723 megabytes
  Error: Processing ended: Sun Oct 04 20:32:19 2020
  Error: Elapsed time: 00:00:02
  Error: Total CPU time (on all processors): 00:00:02
  解决方法：保存vmf文件时，保存在默认路径即可。或者在vmf文件里Simulation的配置中修改testbench文件的路径
  

  2# ** Error (suppressible): (vsim-12110) The -novopt option has no effect on this product. -novopt option is now deprecated and will be removed in future releases.
  Error loading design
  

  解决方法：将vsim 后-novop删除

1. 利用modelsim仿真

• 添加modelsim路径，点击tools->options,选择modelsim路径，一定要选择自己的是modelsim还是modelsim altera，在这个路径中，记得最后的“\”,在路径中能发现modelsim。否则会报错“ Can’t launch the ModelSim-Altera software"下面图片中采用的是modelsim altera。
  

• 配置项目，右键settings
  

• 添加testbench文件，注意第五步中的Test bench name是testbench文件名，Top level module in test bench中是testbench文件中的模块名

• 开始RTL Simulation就行